台积电的3nm节点:没有SRAM缩放意味着更昂贵的CPU和GPU

导读:

近年来,TSMCIEDMISSCC上发表了多篇其为支持CPUGPU微缩的需求,如何在SRAM微缩上努力的报告。 本文作者,Anton Shilov,在他20221216日发表的文章(如下)中,提到即使是使用各种优化手段,包括在过去文章中提到的设计-技术协同优化(Design Technology Co-Opitimization/DTCO),SRAM微缩的成本持续大幅增加,因此SRAM的持续微缩面临减缓的挑战。文章中提到使用eDRAM FeRAM 等可能是替代的解决方式!从Shilov的建议中,可以看到以新型存储(FeRAM PCMMRAMReRAM)为主的嵌入式缓存在计算机解决方案的发展中,将占有越来越重要的地位!而新型存储的应用场景,包括AI,及需求也会越来越广泛。

 

正文:

  根据WikiChip的一份报告,台积电的SRAM扩展速度已经大大放缓。当涉及到全新的制造节点时,我们希望它们能够提高性能、降低功耗并增加晶体管密度。但是,尽管逻辑电路在最近的工艺技术中得到了很好的扩展,但SRAM单元一直落后,显然在台积电的3nm级生产节点上几乎停止了扩展。对于未来的CPU、GPU和SoC来说,这是一个主要问题,由于SRAM单元区域扩展缓慢,它们可能会变得更加昂贵。

  SRAM 扩展速度变慢

  当台积电今年早些时候正式推出其N3制造技术时,它表示,与其N5(5nm级)工艺相比,新节点将在逻辑密度方面提供1.6倍和1.7倍的改进。它没有透露的是,与N5相比,新技术的SRAM单元几乎无法扩展,根据WikiChip的说法,WikiChip从国际电子设备会议(IEDM)上发表的台积电论文中获得了信息。

  台积电的N3具有0.0199μm^²的SRAM位单元大小,与N5的0.021μm^²SRAM位单元相比仅小~5%。改进后的N3E变得更糟,因为它配备了0.021 μm^² SRAM位单元(大致转换为31.8 Mib / mm^²),这意味着与N5相比根本没有缩放。

  同时,英特尔的英特尔4(最初称为7nm EUV)将SRAM位单元尺寸从Intel 7(以前称为10nm Enhanced SuperFin)的0.0312μm^²减小到0.024μm^²,我们仍在谈论27.8 Mib / mm^²之类的东西,这有点落后于台积电的HD SRAM密度。

  此外,WikiChip还回顾了Imec的一次演示,该演示文稿显示SRAM密度约为60 Mib / mm^²,在带有叉形晶体管的“超过2nm节点”上。这种工艺技术还需要数年时间,从现在到那时,芯片设计人员将不得不开发英特尔和台积电宣传的SRAM密度处理器(尽管英特尔4不太可能被英特尔以外的任何人使用)。

  现代芯片中的SRAM负载

  现代 CPU、GPU 和 SoC 在处理数据负载时将 SRAM 负载用于各种缓存,并且从内存中获取数据的效率极低,尤其是对于各种人工智能 (AI) 和机器学习 (ML) 工作负载。但如今,即使是智能手机的通用处理器、图形芯片和应用处理器也携带着巨大的缓存:AMD的Ryzen 9 7950X总共携带81MB的缓存,而英伟达的AD102至少使用123MB的SRAM用于英伟达公开披露的各种缓存。

  展望未来,对缓存和SRAM的需求只会增加,但对于N3(设置为仅用于少数产品)和N3E,将无法减少SRAM占用的芯片面积并降低新节点的更高成本与N5相比。从本质上讲,这意味着高性能处理器的芯片尺寸将增加,其成本也将增加。同时,就像逻辑单元一样,SRAM单元也容易出现缺陷。在某种程度上,芯片设计人员将能够通过N3的FinFlex创新(在一个模块中混合和匹配不同类型的FinFET,以优化其性能,功率或面积)来缓解较大的SRAM单元,但在这一点上,我们只能猜测这将带来什么样的成果。

  台积电计划推出其密度优化的N3S工艺技术,与N5相比,该技术有望缩小SRAM位单元的尺寸,但这将在2024年左右发生,我们想知道这是否会为AMD,Apple,Nvidia和高通设计的芯片提供足够的逻辑性能。

  缓解措施?

  缓解SRAM区域扩展速度减慢的成本的方法之一是采用多小芯片设计,并将较大的缓存分解为在更便宜的节点上制造的单独芯片。这是AMD对其3D V-Cache所做的,尽管原因略有不同(目前)。另一种方法是使用替代内存技术,如eDRAM或FeRAM进行缓存,尽管后者有自己的特点。

  无论如何,在3nm及以上使用基于FinFET的节点减缓SRAM缩放速度似乎是未来几年芯片设计人员面临的主要挑战。

作者:Anton Shilov 20221216

2022年12月21日

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